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== CISC의 문제와 RISC의 해결 방안 == === CISC의 문제 === 1980년대 지적된 CISC의 주요 문제 * '''명령어 길이가 가변 길이고 편차가 큼''' ** 각 명령어들의 실행 사이클이 다음(ex. A 명령어는 1사이클, B 명령어는 3사이클) ** 명령어를 인출할 때 언제가 명령어 종료 시점인지 알 수 없으며 다중 사이클이 소요되는 명령어를 그대로 파이프라인 처리를 할 경우 파이프라인 버블이 발생하여 처리효율 하락 * '''명령어 포맷 다양하고 복잡함''' ** 명령어 해석기에서 특정 내용을 액세스하려고 할 경우 그 명령어에 대한 인출과 해석이 완전이 끝나야 가능 * '''명령어에 레지스터 대상 연산과 메모리를 대상 연산이 혼재''' ** 메모리를 대상으로 한 연산의 경우 메모리 액세스 사이클의 손실이 정확히 얼마일지 알 수 없기 때문에 파이프라인의 정확한 운용이 어려워짐 * '''명령어의 구조가 어큐물레이터 구조를 유지''' ** 명령어가 2개의 레지스터·메모리만을 액세스 ** ex) a+b의 연산을 c에 따로 저장하지 못하고 b의 내용에 덮어쓰면서 b의 내용을 재활용하지 못하는 한계 * '''레지스터의 기능이 일정하지 못하고 특수기능이 포함된 경우가 많아 컴파일러의 복잡성을 증대''' * '''프로그램 코드와 데이터가 단일 캐시메모리 공간에 위치(폰노이만 구조)''' ** 메모리 동작 특성과 데이터의 메모리 동작 특성이 크게 다르다는 사실을 반영하지 못하여 효율 저하 * '''[[ROM]] 기반 마이크로코드 해석기의 매리트 저하''' ** ROM 기반 마이크로코드 해석기는 유연성이 떨어지지만 속도가 상대적으로 빠르다는 장점 ** 그러나 RAM 기술이 비약적으로 발달하면서 ROM의 속도차가 줄어들고 ROM의 장점 퇴색 === RISC 방식의 개선 === * '''명령어 길이를 16bit 혹은 32bit로 일정하게 정리''' ** 각 명령어들의 실행 사이클을 1사이클로 조정 ** 명령어 해석기는 무슨 명령어인지 별도로 판단할 필요 없이 16bit 혹은 32bit만큼 인출동작을 기계적으로 수행하면 되므로 명령어 해석기가 크게 단순화 ** 또한 1사이클에 1명령어가 정확하게 들어오는 것이 보장되면서 파이프라인 버블 발생 가능성이 감소 ** 마이크로프로세서보다 회로 디자인 비용이 크게 감소 * '''명령어 포맷을 규격화하여 명령어 해석기와 내부 컨트롤의 효율 증가''' ** ex) 소스 레지스터와 타겟 레지스터를 나타내는 플래그를 명령어 상의 특정 비트에 위치시킴으로서 명령어 해석기에서 명령 해석이 완전히 끝나기도 전에 소스 레지스터와 타겟 레지스터를 찾아서 선제적으로 동작시키는 것이 가능 * '''메모리 대상 연산과 레지스터 대상 연산을 분리''' ** 메모리를 대상으로 하는 load/store 연산과 레지스터를 대상으로 하는 mov 연산을 분리 ** 메모리 액세스 타이밍의 불확실성을 제거하고 파이프라인 효율 향상 ** ex) 필요한 값에 대한 load 동작을 메모리 레이턴시를 고려하여 몇 사이클 앞에서 선제적으로 실행하고 load 동작이 완료되자마자 연산을 수행하는 식으로 레이턴시를 감추는 방식을 사용 가능 * '''마이크로코드의 복잡한 연산기능은 컴파일러로 역할 이전''' ** 마이크로코드가 제외되면서 명령어 해석기가 hard-wired 회로로 구성되어 동작속도 증가 * '''어큐뮬레이터 구조를 폐지''' ** 한 개의 명령어는 2개의 소스 레지스터와 1개의 타겟 레지스터를 대상으로 동작 ** 예시) b=a+b에 종속된 구조에서 탈피하여 c=a+b 동작이 가능해짐 * '''레지스터는 기본적으로 일반목적레지스터(GPR)로 설계''' * '''발전된 폰노이만 구조인 하버드 구조 채용'''
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