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=== RISC 방식의 개선 === * '''명령어 길이를 16bit 혹은 32bit로 일정하게 정리''' ** 각 명령어들의 실행 사이클을 1사이클로 조정 ** 명령어 해석기는 무슨 명령어인지 별도로 판단할 필요 없이 16bit 혹은 32bit만큼 인출동작을 기계적으로 수행하면 되므로 명령어 해석기가 크게 단순화 ** 또한 1사이클에 1명령어가 정확하게 들어오는 것이 보장되면서 파이프라인 버블 발생 가능성이 감소 ** 마이크로프로세서보다 회로 디자인 비용이 크게 감소 * '''명령어 포맷을 규격화하여 명령어 해석기와 내부 컨트롤의 효율 증가''' ** ex) 소스 레지스터와 타겟 레지스터를 나타내는 플래그를 명령어 상의 특정 비트에 위치시킴으로서 명령어 해석기에서 명령 해석이 완전히 끝나기도 전에 소스 레지스터와 타겟 레지스터를 찾아서 선제적으로 동작시키는 것이 가능 * '''메모리 대상 연산과 레지스터 대상 연산을 분리''' ** 메모리를 대상으로 하는 load/store 연산과 레지스터를 대상으로 하는 mov 연산을 분리 ** 메모리 액세스 타이밍의 불확실성을 제거하고 파이프라인 효율 향상 ** ex) 필요한 값에 대한 load 동작을 메모리 레이턴시를 고려하여 몇 사이클 앞에서 선제적으로 실행하고 load 동작이 완료되자마자 연산을 수행하는 식으로 레이턴시를 감추는 방식을 사용 가능 * '''마이크로코드의 복잡한 연산기능은 컴파일러로 역할 이전''' ** 마이크로코드가 제외되면서 명령어 해석기가 hard-wired 회로로 구성되어 동작속도 증가 * '''어큐뮬레이터 구조를 폐지''' ** 한 개의 명령어는 2개의 소스 레지스터와 1개의 타겟 레지스터를 대상으로 동작 ** 예시) b=a+b에 종속된 구조에서 탈피하여 c=a+b 동작이 가능해짐 * '''레지스터는 기본적으로 일반목적레지스터(GPR)로 설계''' * '''발전된 폰노이만 구조인 하버드 구조 채용'''
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