AI 가속기 편집하기 (부분)

==주요 구성 요소==
대부분의 AI 가속기는 다음과 같은 공통 구조를 가진다:

'''Compute Core (MAC Array / Systolic Array)'''

* 딥러닝의 핵심 연산인 곱셈-누산(Multiply-Accumulate, MAC)을 수행하는 연산 유닛 집합.  일부 ASIC 기반 가속기(TPU 등)는 대규모 시스톨릭 어레이를 사용한다.

'''Weight SRAM'''

* 모델 파라미터(Weights)를 저장하는 온칩 메모리.  DRAM 접근을 줄여 전력과 지연(latency)을 절감.

'''Activation SRAM'''

* 중간 활성값(activations)을 저장하는 온칩 버퍼.  딥러닝 inference와 training의 메모리 병목 완화에 필수.

'''Register File (RF)'''

* 가장 빠른 메모리 계층. 직접 연산 직전에 필요한 값을 저장.

'''DRAM (HBM 또는 외부 DRAM)'''

* 대규모 모델과 데이터를 저장.  에너지 비용이 높기 때문에 DRAM 접근을 최소화하는 것이 가속기 설계의 핵심이다.

'''NoC (Network-on-Chip)'''

* 가속기, CPU, GPU 등이 서로 통신하기 위한 칩 내부 네트워크.  대규모 AI 칩에서는 NoC 효율이 성능에 큰 영향을 미친다.