칩렛
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칩렛(Chiplet)은 하나의 큰 반도체 칩을 여러 개의 작은 기능 블록 다이로 나누어 각각 제조한 뒤, 고급 패키징과 다이 간 인터커넥트로 하나의 시스템처럼 결합하는 반도체 설계·패키징 방식이다.[1]
칩렛은 대형 시스템 반도체를 하나의 단일 다이로 만드는 대신, CPU 코어, GPU 타일, AI 가속기, I/O 다이, 메모리 인터페이스, 캐시, 아날로그 회로, 보안 모듈 등 기능별 회로 블록을 작은 칩 조각으로 분리하여 제작하고, 이를 하나의 패키지 안에서 연결하는 기술이다. 영어로는 chiplet이라고 하며, 여러 칩렛을 결합한 설계를 chiplet-based architecture, multi-die architecture, disaggregated SoC 등으로 부른다.
전통적인 시스템온칩(SoC)은 여러 기능을 하나의 큰 실리콘 다이에 집적한다. 반면 칩렛 방식은 시스템을 여러 다이로 쪼개고, 각 다이를 가장 적합한 공정과 제조사에서 만든 뒤 패키지 단계에서 결합한다. 이 방식은 미세공정 비용 증가, 대형 다이 수율 저하, 레티클 크기 한계, AI 가속기의 메모리 대역폭 요구, 반도체 공급망 다변화 요구가 커지면서 중요해지고 있다.
Semiconductor Engineering은 칩렛을 다른 칩렛과 함께 하나의 패키지로 조립될 수 있는 개별 미패키지 다이로 정의하며, 각 칩렛은 해당 기능에 최적화되고 그 기능에 가장 적합한 공정 노드를 사용할 수 있다고 설명한다.[1] SK하이닉스 뉴스룸도 칩렛을 기존 칩에서 필요한 기능을 작은 면적의 칩 조각으로 따로 제조한 뒤 후공정 기술을 통해 하나의 패키지로 만드는 방식으로 설명한다.[2]
2026년 6월 11일 Reuters는 구글이 차세대 AI 칩 일부를 삼성전자에 맡기는 방안을 논의하고 있다고 보도했다. 해당 보도에 따르면 구글의 차세대 AI 칩은 주연산 부품은 TSMC가 생산하고, 메모리 인터페이스 부분은 삼성전자가 2나노미터 공정으로 생산할 가능성이 논의되고 있다. 이는 하나의 AI 칩 또는 AI 시스템을 여러 기능 블록과 공급망으로 나누어 구성하는 흐름을 보여 주는 사례이다.[3]
AI 반도체는 연산 성능뿐 아니라 메모리 대역폭, 전력 효율, 패키징 용량, 공급망 안정성이 함께 중요하다. 단일 기업이나 단일 공정만으로 모든 기능을 최적으로 구현하기 어려워지면서, 연산 칩렛, I/O 칩렛, 메모리 인터페이스, HBM 스택, 인터포저, 실리콘 브리지 등을 조합하는 방식이 확산되고 있다.
Reuters는 2026년 5월에도 MediaTek이 TSMC의 CoWoS와 Intel의 EMIB 고급 패키징 기술을 모두 지원한다고 밝혔으며, 고객이 두 접근 방식 중 선택할 수 있다고 보도했다. 같은 보도는 CoWoS가 엔비디아 등 AI 칩에 널리 쓰이는 고급 패키징 기술이고, EMIB가 인텔의 경쟁 기술이라고 설명했다.[4]
반도체 산업은 오랫동안 트랜지스터를 더 작게 만들어 같은 면적에 더 많은 회로를 넣는 방식으로 성능을 높여 왔다. 그러나 공정 미세화가 진행될수록 제조 비용, 설계 복잡도, 누설 전류, 발열, 수율 문제가 커졌다. 최신 공정으로 모든 회로를 하나의 큰 다이에 넣는 방식은 점점 비싸지고 위험해졌다.
칩렛은 이러한 한계를 우회하는 방식이다. 전체 시스템을 여러 작은 다이로 나누면, 반드시 최신 공정이 필요한 연산부만 고가의 미세공정으로 만들고, I/O, 아날로그, 전력관리, 보안, 캐시 등은 더 성숙하고 저렴한 공정으로 만들 수 있다.
웨이퍼 위에는 미세 결함이 존재할 수 있다. 다이가 클수록 하나의 다이가 결함을 포함할 확률이 높아지므로 수율이 낮아진다. 반대로 다이를 여러 개의 작은 칩렛으로 나누면 각 칩렛의 수율이 높아지고, 양품 칩렛만 골라 조합할 수 있다.
단순화하면 다음과 같다.
단일 대형 다이: 전체 회로 중 한 부분만 결함이 있어도 칩 전체가 불량이 될 수 있음 칩렛 방식: 작은 다이 단위로 검사한 뒤 양품 칩렛만 조합할 수 있음
이 때문에 대형 CPU, GPU, AI 가속기처럼 다이 면적이 커지는 제품에서 칩렛 방식의 경제성이 커진다.
포토리소그래피 장비는 한 번에 노광할 수 있는 최대 영역이 제한된다. 이를 레티클 한계 또는 레티클 크기 한계라고 한다. 단일 다이 크기가 이 한계에 가까워지면 더 큰 칩을 만들기 어렵다.
AI 가속기는 더 많은 연산 유닛, 더 큰 캐시, 더 넓은 메모리 인터페이스, 더 많은 HBM 연결을 요구한다. 칩렛 방식은 하나의 거대한 다이 대신 여러 다이를 패키지 안에 배치하여 레티클 한계를 우회할 수 있다.
모든 회로가 최신 미세공정에 적합한 것은 아니다. 고성능 로직은 최신 공정에서 이점을 얻지만, 아날로그 회로, 고전압 I/O, 전력관리 회로, 일부 SRAM, 인터페이스 회로는 성숙 공정이 더 적합하거나 비용 효율적일 수 있다.
칩렛 구조에서는 기능별로 다른 공정 노드를 사용할 수 있다. 예를 들어 연산 칩렛은 2나노미터 또는 3나노미터 공정으로 만들고, I/O 칩렛은 6나노미터 또는 7나노미터 공정으로 만들며, 아날로그 칩렛은 더 성숙한 공정으로 만들 수 있다.
생성형 인공지능과 대규모 언어 모델은 연산량과 메모리 대역폭을 크게 요구한다. 하나의 AI 가속기 안에서 연산 칩, HBM, 인터포저, 고속 인터커넥트가 긴밀하게 결합되어야 한다. 이 때문에 고급 패키징과 칩렛 기반 설계가 AI 반도체의 핵심 기술로 부상하고 있다.
칩렛 기반 반도체는 보통 다음과 같은 구성 요소를 갖는다.
연산 칩렛 + I/O 칩렛 + 캐시 또는 SRAM 칩렛 + 메모리 인터페이스 칩렛 + HBM 스택 + 인터포저 또는 실리콘 브리지 + 패키지 기판 + 다이 간 인터커넥트
연산 칩렛은 CPU 코어, GPU 코어, AI 행렬 연산 유닛, DSP, NPU, 암호화 엔진 등 실제 계산을 수행하는 블록이다. 최신 공정의 성능과 전력 효율 이점이 크므로, 가장 앞선 공정 노드를 사용하는 경우가 많다.
I/O 칩렛은 PCIe, CXL, Ethernet, DDR, LPDDR, HBM 컨트롤러, USB, 디스플레이, 보안, 전원관리 등 외부 연결과 시스템 제어 기능을 맡는다. I/O 회로는 최신 공정이 항상 유리하지 않으므로, 비교적 성숙한 공정으로 제조할 수 있다.
AI 가속기에서는 메모리 대역폭이 성능을 좌우한다. HBM은 여러 DRAM 다이를 수직으로 쌓아 고대역폭을 제공하는 메모리이며, 연산 칩렛과 매우 가까운 패키지 안에 배치된다. 칩렛 구조에서는 연산 칩렛과 HBM 사이의 물리적 거리와 인터커넥트 대역폭이 중요하다.
인터포저(interposer)는 여러 칩렛 사이를 고밀도 배선으로 연결하는 중간 기판이다. 실리콘 인터포저, 유기 인터포저, 유리 기판, 재배선층(RDL) 등이 사용될 수 있다. 인터포저는 칩렛 간 통신 대역폭, 전력 공급, 신호 무결성, 패키지 크기에 영향을 준다.
실리콘 브리지는 전체 패키지 아래에 큰 실리콘 인터포저를 깔지 않고, 필요한 칩렛 사이에만 작은 고밀도 연결 구조를 넣는 방식이다. Intel의 EMIB는 대표적인 실리콘 브리지 기반 고급 패키징 기술이다. Intel은 EMIB 3.5D가 EMIB와 Foveros를 하나의 패키지 안에서 결합하여 다양한 다이를 포함한 유연한 이종 시스템을 가능하게 한다고 설명한다.[5]
칩렛 시스템에서 각 칩렛은 독립적인 다이지만, 패키지 안에서는 하나의 칩처럼 동작해야 한다. 이를 위해 칩렛 사이에는 고속·저지연·저전력 인터커넥트가 필요하다.
단순한 흐름은 다음과 같다.
애플리케이션 요청 → CPU 또는 제어 칩렛이 작업 분배 → 연산 칩렛이 행렬 연산·그래픽·신호처리 수행 → 메모리 인터페이스 칩렛 또는 HBM에서 데이터 공급 → I/O 칩렛이 외부 장치와 통신 → 패키지 내부 인터커넥트가 칩렛 간 데이터 이동 처리
칩렛 시스템의 성능은 개별 칩렛 성능뿐 아니라 칩렛 사이의 통신 지연, 대역폭, 전력 소모, 열 분포에 의해 결정된다. 단일 다이 내부 배선보다 패키지 내부 다이 간 연결은 물리적으로 길고 복잡하므로, 이를 얼마나 효율적으로 설계하는지가 중요하다.
| 구분 | 단일 다이 SoC | 칩렛 기반 설계 |
|---|---|---|
| 기본 구조 | 하나의 실리콘 다이에 여러 기능을 집적 | 여러 기능별 다이를 하나의 패키지 안에서 결합 |
| 제조 공정 | 모든 기능이 대체로 같은 공정 노드 사용 | 기능별로 다른 공정 노드 사용 가능 |
| 수율 | 다이가 클수록 불량 가능성 증가 | 작은 다이를 양품 선별 후 조합 가능 |
| 설계 재사용 | 전체 칩 재설계 필요성이 큼 | 검증된 칩렛을 여러 제품에 재사용 가능 |
| 통신 지연 | 온다이 배선으로 상대적으로 낮음 | 다이 간 인터커넥트 지연과 전력 소모가 문제 |
| 패키징 난이도 | 상대적으로 단순 | 고급 패키징과 정밀 조립 필요 |
| 비용 구조 | 대형 다이와 최신 공정 사용 시 비용 급증 | 칩렛 분할로 비용 절감 가능하지만 패키징 비용 증가 |
| 확장성 | 레티클 크기와 수율에 제한 | 여러 칩렛과 HBM 조합으로 확장 가능 |
칩렛의 가장 중요한 장점 중 하나는 수율 향상이다. 큰 단일 다이를 여러 작은 다이로 나누면 각 다이의 결함 확률이 낮아진다. 제조 후 양품 칩렛만 선별하여 조립할 수 있으므로 전체 제품 수율을 높일 수 있다.
최신 공정은 웨이퍼 비용과 설계 비용이 매우 높다. 칩렛 방식은 꼭 최신 공정이 필요한 부분에만 고가 공정을 적용하고, 나머지는 성숙 공정으로 만들 수 있다. 이는 전체 제조 비용을 낮추는 데 도움이 된다.
칩렛은 모듈처럼 재사용할 수 있다. 예를 들어 같은 I/O 칩렛을 여러 제품군에서 사용하고, 연산 칩렛 수만 늘리거나 줄여 제품 라인업을 만들 수 있다. 이는 개발 기간과 검증 비용을 줄인다.
칩렛 구조에서는 같은 칩렛을 여러 개 배치해 성능을 확장할 수 있다. 서버용 CPU, 데이터센터 GPU, AI 가속기처럼 제품군별로 코어 수와 메모리 대역폭을 다르게 구성해야 하는 경우 유리하다.
칩렛은 서로 다른 기능, 공정, 소재, 제조사를 결합할 수 있다. 로직, DRAM, SRAM, 아날로그, RF, 광통신, 전력관리 회로를 하나의 패키지 안에 결합할 수 있다. TSMC는 SoIC 기술이 동종 및 이종 칩렛을 하나의 SoC처럼 통합하며, CoWoS와 InFO에 다시 통합될 수 있다고 설명한다.[6]
칩렛 방식은 하나의 제조사에 모든 다이를 맡기는 방식보다 공급망을 유연하게 구성할 수 있다. 일부 칩렛은 TSMC, 일부 칩렛은 삼성전자, 일부 칩렛은 인텔 파운드리 또는 다른 성숙 공정 팹에서 제조하는 식의 구성이 가능하다. 다만 이런 방식이 실제로 작동하려면 표준 인터페이스, 검증 체계, 패키징 호환성이 필요하다.
칩렛은 물리적으로 분리된 다이이므로, 다이 사이 데이터 이동이 성능 병목이 될 수 있다. 단일 다이 내부 배선보다 다이 간 통신은 지연시간이 길고 전력 소모가 클 수 있다. AI 연산처럼 대량의 데이터를 빠르게 주고받아야 하는 경우 이 문제가 특히 중요하다.
칩렛 방식은 다이 제조 비용을 줄일 수 있지만, 고급 패키징 비용은 증가한다. 실리콘 인터포저, 실리콘 브리지, 고밀도 재배선층, 2.5D 패키징, 3D 적층, HBM 조립, 열 관리 구조가 필요하기 때문이다. 따라서 모든 제품에서 칩렛이 경제적인 것은 아니다.
여러 칩렛과 HBM을 좁은 패키지 안에 배치하면 열 밀도가 높아진다. 연산 칩렛과 메모리 스택 사이의 열 간섭, 핫스팟, 패키지 휨, 냉각 설계가 문제가 된다. 데이터센터용 AI 가속기에서는 냉각 솔루션과 패키징 설계가 함께 고려되어야 한다.
칩렛은 개별 다이 테스트와 패키지 후 전체 시스템 테스트가 모두 필요하다. 조립 전에 각 칩렛이 정상인지 확인하는 known good die 검사가 중요하다. 그러나 칩렛이 패키지 안에서 서로 연결된 뒤에야 드러나는 결함도 있을 수 있다.
칩렛 생태계가 커지려면 서로 다른 회사의 칩렛이 호환되어야 한다. 이를 위해 다이 간 인터커넥트, 전력 공급, 테스트, 보안, 패키지 규격, 물리적 치수, 열 설계, 신뢰성 기준이 표준화되어야 한다. 아직은 많은 기업이 자체 인터페이스와 자체 패키징 생태계를 사용하고 있어 완전한 개방형 칩렛 시장은 초기 단계이다.
칩렛은 여러 공급자가 만든 다이를 하나의 패키지에 결합할 수 있다. 이는 공급망 보안 문제를 만든다. 악성 회로 삽입, 위조 칩렛, 테스트 우회, 칩렛 간 인터페이스 공격, 펌웨어 취약점, 지식재산 유출 가능성을 관리해야 한다.
UCIe(Universal Chiplet Interconnect Express)는 칩렛 간 고속 연결을 위한 개방형 다이 간 인터커넥트 표준이다. 목적은 서로 다른 공급자의 칩렛이 하나의 패키지 안에서 통신할 수 있게 하는 것이다.
UCIe 컨소시엄은 UCIe를 온패키지 혁신을 위한 개방형 칩렛 생태계 구축 표준으로 설명한다.[7] UCIe 3.0 사양은 2025년 8월 공개되었으며, UCIe-S와 UCIe-A에서 48/64 GT/s 속도를 제공해 차세대 멀티칩 시스템과 AI 사용 사례의 대역폭 밀도 요구에 대응한다고 소개되었다.[8]
UCIe가 중요한 이유는 다음과 같다.
- 칩렛 간 물리 계층과 프로토콜 표준화
- 여러 회사 칩렛의 상호운용 가능성 확대
- 독점 인터커넥트 의존도 감소
- 칩렛 재사용과 조합 가능성 증가
- 개방형 칩렛 마켓플레이스의 기반 제공
- AI 가속기와 고성능 컴퓨팅용 다이 간 대역폭 확보
다만 UCIe가 존재한다고 해서 곧바로 모든 칩렛을 자유롭게 조합할 수 있는 것은 아니다. 실제 제품에서는 전력, 열, 물리적 배치, 테스트, 펌웨어, 보안, 패키징 기술, 공급망 계약까지 맞아야 한다.
칩렛은 고급 패키징 없이는 제대로 작동하기 어렵다. 여러 다이를 하나의 패키지 안에서 고속으로 연결해야 하기 때문이다. 따라서 칩렛 기술은 2.5D 패키징, 3D 적층, 인터포저, 실리콘 브리지, 하이브리드 본딩, HBM 패키징과 밀접하게 연결된다.
2.5D 패키징은 여러 다이를 평면적으로 배치하고, 실리콘 인터포저나 브리지를 통해 고밀도 연결을 제공하는 방식이다. HBM을 사용하는 AI 가속기에서 널리 사용된다.
CoWoS(Chip-on-Wafer-on-Substrate)는 TSMC의 고급 패키징 기술로, AI 가속기와 HBM을 결합하는 데 널리 쓰인다. Reuters는 CoWoS가 엔비디아가 설계한 AI 칩을 포함한 인공지능 칩에 널리 사용되는 TSMC의 고급 패키징 기술이라고 설명했다.[4]
EMIB(Embedded Multi-die Interconnect Bridge)는 Intel의 고급 패키징 기술이다. 전체 실리콘 인터포저를 쓰지 않고, 다이 사이의 필요한 연결부에 작은 실리콘 브리지를 넣어 고밀도 연결을 제공한다. Intel은 EMIB 3.5D가 다양한 다이를 포함한 유연한 이종 시스템을 가능하게 한다고 설명한다.[5]
칩렛 기반 설계는 단일 칩 설계보다 시스템 분할과 패키징 공동 설계가 중요하다.
일반적인 흐름은 다음과 같다.
시스템 요구사항 정의 → 기능 블록 분할 → 칩렛 경계 결정 → 공정 노드 선택 → 다이 간 인터커넥트 선택 → 패키지 구조 설계 → 열·전력·신호 무결성 분석 → 개별 칩렛 설계 및 검증 → known good die 테스트 → 패키지 조립 → 시스템 수준 검증 → 양산
어떤 기능을 하나의 칩렛으로 묶을지는 성능, 비용, 수율, 전력, 재사용성, 패키징 제약에 따라 결정된다. 잘못 분할하면 다이 간 통신이 과도하게 증가하여 성능과 전력 효율이 나빠질 수 있다.
분할 기준에는 다음 요소가 포함된다.
- 기능적 독립성
- 다이 간 통신량
- 공정 노드 적합성
- 재사용 가능성
- 테스트 가능성
- 열 분포
- 패키지 배치
- HBM과의 거리
- 인터커넥트 대역폭
- 전력 공급 구조
칩렛 사이의 인터페이스는 시스템 전체 성능을 좌우한다. 인터페이스는 충분한 대역폭을 제공해야 하며, 지연시간과 전력 소모가 낮아야 한다. 또한 오류 검출, 재전송, 전력 관리, 보안, 초기화 절차가 필요하다.
칩렛에서는 칩 설계와 패키지 설계를 따로 볼 수 없다. 칩렛의 위치, 회전 방향, HBM 배치, 인터포저 배선, 전력 공급망, 열 확산 경로가 모두 성능에 영향을 준다. 따라서 칩, 패키지, 보드, 냉각 시스템을 함께 최적화해야 한다.
AI 반도체는 칩렛 기술이 가장 빠르게 확산되는 분야 중 하나이다. 대규모 AI 모델은 많은 행렬 연산, 큰 메모리 용량, 높은 메모리 대역폭, 빠른 칩 간 통신을 필요로 한다. 이를 하나의 단일 다이로 해결하기는 점점 어려워지고 있다.
칩렛은 AI 반도체에서 다음과 같은 역할을 한다.
- 연산 칩렛 수를 늘려 성능 확장
- HBM과 연산 칩렛의 고대역폭 연결
- I/O 기능을 별도 칩렛으로 분리
- 최신 공정과 성숙 공정의 혼합 사용
- 제품군별 칩렛 개수 조절
- 데이터센터용 대형 패키지 구현
- 맞춤형 AI ASIC 개발 기간 단축
- 공급망 다변화와 제조 유연성 확보
구글, 엔비디아, AMD, 인텔, MediaTek 등 주요 반도체 기업과 클라우드 기업이 AI 가속기에서 고급 패키징과 다중 다이 설계를 활용하는 이유도 여기에 있다.
서버 CPU는 많은 코어, 큰 캐시, 다수의 메모리 채널, PCIe·CXL 같은 고속 I/O를 필요로 한다. 칩렛 구조를 사용하면 CPU 코어 칩렛을 여러 개 배치하고, I/O 다이를 별도로 구성하여 제품군을 확장하기 쉽다.
GPU는 대규모 병렬 연산을 수행하므로 매우 큰 다이 면적과 높은 메모리 대역폭을 요구한다. 칩렛 기반 GPU는 여러 연산 타일과 HBM을 고급 패키징으로 연결하여 성능을 확장할 수 있다. 다만 GPU 내부 워크로드는 칩렛 간 데이터 이동이 많을 수 있어, 인터커넥트 설계가 특히 중요하다.
AI 가속기는 행렬 연산 유닛, SRAM, HBM 인터페이스, 네트워크 인터페이스, 보안 모듈, 압축·디컴프레션 엔진을 결합한다. 칩렛 방식은 이들 기능을 분리하여 최적 공정으로 만들고, 대규모 패키지 안에서 고대역폭으로 연결할 수 있다.
칩렛 시스템에서 메모리는 단순한 부품이 아니라 성능의 핵심이다. AI와 HPC 워크로드에서는 연산 유닛이 아무리 많아도 데이터를 제때 공급하지 못하면 성능이 나오지 않는다. 이를 메모리 월(memory wall) 문제라고 한다.
칩렛 방식은 메모리 문제를 다음 방식으로 완화할 수 있다.
- HBM을 연산 칩렛 가까이에 배치
- 메모리 컨트롤러를 별도 칩렛으로 분리
- SRAM 캐시 칩렛 추가
- UCIe 같은 온패키지 인터커넥트로 메모리 대역폭 확대
- 로직 다이와 메모리 다이를 3D 적층
- 데이터 이동 거리를 줄여 전력 소모 감소
다만 칩렛 사이의 데이터 이동도 에너지를 소비하므로, 단순히 칩렛을 늘린다고 성능이 무한히 좋아지지는 않는다. 연산 배치, 캐시 구조, 메모리 일관성, 인터커넥트 토폴로지가 함께 설계되어야 한다.
칩렛 기반 시스템은 보안 측면에서 새로운 과제를 만든다. 여러 공급자의 칩렛을 조합하면 공급망이 복잡해지고, 각 칩렛의 신뢰성을 검증해야 한다.
주요 보안 고려사항은 다음과 같다.
- 칩렛 공급자의 신뢰성 검증
- 칩렛 내부 하드웨어 트로이 목마 탐지
- 다이 간 인터페이스 암호화와 인증
- 보안 부팅 체계
- 칩렛별 펌웨어 무결성 검증
- 디버그 인터페이스 접근 제어
- 위조 칩렛 방지
- 패키지 조립 과정의 추적성 확보
- 칩렛 간 권한 분리
- 민감 데이터가 이동하는 경로의 보호
칩렛이 개방형 생태계로 발전할수록, 성능 표준뿐 아니라 보안 표준과 검증 체계도 중요해진다.
칩렛은 반도체 공급망 구조를 바꿀 수 있다. 기존에는 하나의 칩을 하나의 파운드리 공정에서 제조하는 방식이 중심이었다면, 칩렛 구조에서는 여러 칩렛을 여러 공정과 여러 제조사에서 생산한 뒤 하나의 패키지로 조립할 수 있다.
이 구조는 다음과 같은 변화를 만든다.
- 파운드리와 패키징 업체의 역할 확대
- 칩 설계사와 패키징 설계사의 협업 증가
- 고급 패키징 생산능력의 전략적 중요성 증가
- HBM 공급망과 AI 가속기 공급망의 결합
- 칩렛 표준과 테스트 생태계 필요
- 반도체 공급망 다변화와 지역화 전략 강화
- 검증된 칩렛 IP를 거래하는 시장 가능성 확대
특히 AI 반도체에서는 CoWoS, EMIB, SoIC, Foveros 같은 고급 패키징 생산능력이 GPU나 AI ASIC 공급량을 좌우하는 병목으로 작용할 수 있다.
이종 집적은 서로 다른 종류의 다이, 공정, 기능, 소재를 하나의 패키지나 시스템 안에 결합하는 기술이다. 칩렛은 이종 집적의 대표적인 구현 방식이다. IEEE EPS의 Heterogeneous Integration Roadmap은 조립, 패키징, 테스트, 인터커넥트 기술을 다루며 향후 산업 수요를 충족하기 위한 방향을 제시한다.[9]
시스템 인 패키지(SiP)는 여러 반도체 다이와 수동소자 등을 하나의 패키지 안에 결합하여 시스템 기능을 구현하는 방식이다. 칩렛 기반 제품은 넓은 의미에서 SiP의 발전된 형태로 볼 수 있다.
고급 패키징은 단순히 칩을 보호하는 후공정이 아니라, 성능을 좌우하는 시스템 통합 기술이다. 칩렛, HBM, 인터포저, 3D 적층, 하이브리드 본딩은 모두 고급 패키징과 연결된다.
다이 간 인터커넥트는 칩렛 사이를 연결하는 통신 경로이다. UCIe, Infinity Fabric, NVLink, EMIB 기반 연결, 독자 프로토콜 등이 사용될 수 있다. 표준화된 다이 간 인터커넥트는 칩렛 생태계 확산의 핵심이다.
known good die는 패키지 조립 전에 정상 동작이 검증된 다이를 뜻한다. 칩렛 패키지는 여러 다이를 조립하므로, 불량 다이가 하나라도 포함되면 전체 패키지가 불량이 될 수 있다. 따라서 known good die 확보가 중요하다.
칩렛 기반 반도체를 설계할 때는 다음 요소를 함께 고려해야 한다.
| 고려사항 | 설명 |
|---|---|
| 성능 | 칩렛 수, 연산 유닛 배치, 메모리 대역폭, 인터커넥트 지연시간을 고려해야 한다. |
| 전력 | 다이 간 통신 전력, 전력 공급망, 전압 강하, 전력 관리가 중요하다. |
| 열 | 핫스팟, HBM 열 간섭, 패키지 냉각 방식, 방열판 설계를 함께 고려해야 한다. |
| 수율 | 칩렛 크기, 공정 노드, known good die 테스트, 조립 수율을 계산해야 한다. |
| 비용 | 다이 제조비, 패키징 비용, 테스트 비용, 수율 손실, 개발비를 함께 비교해야 한다. |
| 신뢰성 | 열순환, 전자이동, 접합부 피로, 패키지 휨, 장기 사용 안정성을 검증해야 한다. |
| 보안 | 공급망, 인터페이스, 펌웨어, 디버그 포트, 칩렛 인증을 고려해야 한다. |
| 표준성 | UCIe 같은 표준 인터페이스 사용 여부와 타사 칩렛 호환성을 검토해야 한다. |
칩렛이 항상 더 빠른 것은 아니다.
칩렛은 확장성과 비용 면에서 장점이 있지만, 다이 간 통신 지연과 전력 소모가 발생한다. 통신량이 많은 구조에서는 단일 다이보다 불리할 수 있다.
칩렛이 항상 더 싼 것은 아니다.
작은 다이 수율 개선으로 비용을 줄일 수 있지만, 고급 패키징과 테스트 비용이 커질 수 있다. 중소형 칩이나 저가 제품에서는 단일 다이가 더 경제적일 수 있다.
칩렛은 단순한 조립 기술이 아니다.
칩렛은 회로 설계, 패키징, 열 설계, 소프트웨어, 컴파일러, 운영체제, 드라이버, 보안, 공급망까지 연결되는 시스템 설계 방식이다.
표준만 있으면 아무 칩렛이나 붙일 수 있는 것은 아니다.
UCIe 같은 표준은 중요한 기반이지만, 실제 제품에서는 전기적 특성, 패키지 구조, 검증 방식, 펌웨어, 열 설계, 공급 계약까지 맞아야 한다.
칩렛은 다음 분야에서 활용되거나 연구되고 있다.
- 서버 CPU
- 데이터센터 GPU
- AI 가속기
- 맞춤형 AI ASIC
- 네트워크 스위치 칩
- 고성능 컴퓨팅 프로세서
- 자동차용 고성능 SoC
- 통신 장비용 프로세서
- HBM 기반 메모리 패키지
- 엣지 AI 칩
- 우주·방산용 고신뢰성 반도체
- 광통신 결합 반도체
- 보안 프로세서
칩렛은 첨단 반도체 산업의 중요한 방향으로 자리 잡고 있다. 공정 미세화만으로 성능과 비용 문제를 해결하기 어려워지면서, 여러 다이를 조합해 시스템 수준에서 성능을 높이는 접근이 확산되고 있다. 특히 AI 가속기와 데이터센터 반도체에서는 칩렛, HBM, 고급 패키징이 사실상 하나의 기술 묶음으로 발전하고 있다.
앞으로의 핵심 쟁점은 다음과 같다.
- 개방형 칩렛 생태계 형성 여부
- UCIe 등 표준 인터커넥트의 실제 확산
- CoWoS, EMIB, SoIC, Foveros 같은 고급 패키징 생산능력
- 칩렛 테스트와 품질 인증 체계
- 다이 간 통신 전력 절감
- HBM과 연산 칩렛의 통합 효율
- 공급망 보안과 칩렛 신뢰성 검증
- AI 반도체 수요에 맞춘 대형 패키지 양산 능력
칩렛은 반도체 성능 향상의 중심이 단순한 미세공정 경쟁에서 시스템 통합 경쟁으로 이동하고 있음을 보여 주는 개념이다. 더 작은 트랜지스터를 만드는 것만으로는 AI와 고성능 컴퓨팅의 요구를 충족하기 어려워졌고, 이제는 어떤 기능을 어떤 공정으로 만들고, 어떤 패키지 안에서 얼마나 빠르고 효율적으로 연결할지가 중요해졌다.
따라서 칩렛은 단순한 반도체 부품이 아니라, AI 가속기, 고급 패키징, HBM, 파운드리 공급망, 소버린 AI, 데이터센터 인프라 경쟁을 이해하는 핵심 개념이다. 구글, 삼성전자, TSMC, 인텔, MediaTek 등 주요 기업들이 AI 칩 제조와 패키징 공급망을 다변화하려는 움직임도 칩렛과 이종 집적의 중요성이 커지고 있음을 보여 준다.
- ↑ 1.0 1.1 Semiconductor Engineering, 「Chiplets」, https://semiengineering.com/knowledge_centers/packaging/multi-die-assemblies/chiplets/, 확인일: 2026년 6월 12일.
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- ↑ 4.0 4.1 Reuters, 「Taiwan's MediaTek says it supports both TSMC and Intel's advanced packaging technologies」, https://www.reuters.com/world/asia-pacific/taiwans-mediatek-says-it-supports-both-tsmc-intels-advanced-packaging-2026-05-29/, 확인일: 2026년 6월 12일.
- ↑ 5.0 5.1 5.2 Intel Foundry, 「Advanced Packaging Innovations」, https://www.intel.com/content/www/us/en/foundry/packaging.html, 확인일: 2026년 6월 12일.
- ↑ 6.0 6.1 TSMC 3DFabric, 「TSMC-SoIC®」, https://3dfabric.tsmc.com/english/dedicatedFoundry/technology/SoIC.htm, 확인일: 2026년 6월 12일.
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